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技术文章
再次翻倍：PCIe 8.0 规范计划 2028 年发布，实现 256GT/s 速率与 1TB/s 带宽
点击次数：1412 发布时间：2025/12/9 11:16:44
PCI-SIG 正式发布 PCI Express 8.0 规范开发计划，目标 2028 年向会员推送: PCI-SIG近日对外公布了 PCI Express 8.0（简称 PCIe 8.0）规范的开发计划，明确该规范预计于 2028 年面向会员正式发布。作为下一代高速串行计算机扩展总线标准，PCIe 8.0 旨在通过技术革新实现性能的跨越式提升，以满足未来计算场景中对高带宽、低延迟的需求。
PCIe 8.0 规范的核心目标是将原始传输速率提升至 256 GT/s（千兆传输每秒）。在 x16 通道配置下，其双向传输带宽将达到 1 TB/s，较当前的 PCIe 7.0 实现性能翻倍，这一突破将为数据中心、人工智能、高性能计算等领域提供更强的底层硬件支撑。
PCI-SIG 同时披露了 PCIe 8.0 的七大核心开发方向，涵盖性能、兼容性、可靠性等关键维度：
一、速率突破：聚焦实现256.0 GT/s 的原始传输速率，通过信号完整性优化、编码技术升级等手段突破现有速率瓶颈。
二、连接器创新：评估并研发新型连接器方案，以适配更高速率下的物理层传输需求，确保信号稳定性与传输效率。
三、延迟与纠错优化：严格把控延迟指标，同时实现前向纠错（FEC）目标，在高速传输场景下保障数据准确性与实时性。
四、可靠性强化：满足更严苛的可靠性标准，通过硬件冗余设计、错误检测机制等提升系统在长期运行中的稳定性。
五、后向兼容性保障：保持与历代PCIe 技术（如 PCIe 6.0/7.0 等）的后向兼容，降低用户升级成本，确保平滑过渡。
六、协议增强：开发增强型传输协议，减少协议开销，提升有效带宽利用率，进一步释放硬件性能潜力。
七、功耗优化：持续优化低功耗技术，在提升性能的同时控制功耗增长，适配移动设备、边缘计算等对能效比敏感的场景。
此次开发计划的公布，标志着PCIe 技术进入新一轮迭代周期。PCIe 8.0 有望在未来数年推动计算平台的性能边界，为新兴技术应用提供坚实的接口支撑。
PCIe（Peripheral Component Interconnect Express）自2003 年发布以来，经历了多个版本的演进，传输速率和带宽不断提升。以下是 PCIe 代际带宽演进与关键时间节点介绍。
PCIe 8.0 作为下一代高速串行总线标准，其物理层（PHY）测试对示波器的带宽、采样率、信号完整性分析能力等提出了极高要求。结合其核心参数（256 GT/s 原始速率、预计采用更的调制技术如可能升级的 PAM4 或新型编码方案），以下是适合 PCIe 8.0 物理层测试的示波器类型及核心需求。
一、PCIe 8.0 物理层测试对示波器的核心要求
（一）带宽需求
PCIe 8.0 的信号速率达到 256 GT/s，若采用 PAM4 调制（每符号携带 2 比特信息），其奈奎斯特频率为 64 GHz（256 GT/s ÷ 4 符号 / 比特）。根据高速信号测试的通用准则（示波器带宽需覆盖信号最高频率的 1.5~2 倍以捕获完整谐波分量），示波器的 模拟带宽至少需达到 110~130 GHz，才能准确捕获信号的高频成分和失真。
（二）采样率
为满足奈奎斯特采样定理（采样率≥ 2 倍信号最高频率），并保留足够的信号细节用于抖动、眼图等分析，示波器的 实时采样率需达到 300~500 GS/s（单通道），确保无失真地量化高速信号的瞬态变化。
（三）通道数
PCIe 8.0 测试需支持多通道同步采集（如差分信号对、参考时钟、控制信号等），因此示波器需至少具备 4 个同步通道，且各通道带宽、采样率需一致，避免通道间的时延或性能差异影响测试准确性。
（四）信号完整性分析能力
(1)支持高速串行信号的关键参数测试：如眼图分析（眼高、眼宽、抖动预算）、抖动分解（随机抖动RJ、确定性抖动 DJ）、信号边沿速率（上升 / 下降时间）、差分阻抗匹配等。
(2)针对可能的调制技术（如更高阶PAM 或编码方案），需支持对应的符号间干扰（ISI）补偿、噪声抑制、前向纠错（FEC）相关信号分析功能。
(3)具备高精度的时基稳定性（如亚皮秒级抖动），避免示波器自身噪声对高速信号测量的干扰。
PCIe 8.0 物理层测试需依赖110 GHz 以上带宽、300 GS/s 以上采样率、4 通道同步采集 的超实时示波器，同时需具备针对高速调制信号的信号完整性分析能力和 PCIe 8.0 规范兼容的测试软件。这类示波器主要由 Keysight、Tektronix、Teledyne LeCroy 等厂商提供，是保障 PCIe 8.0 芯片、连接器、链路等硬件设计合规性的核心测试工具。
原创作者：北京淼森波信息技术有限公司
